TSMC: การทดสอบความเสี่ยงของกระบวนการผลิต 2 นาโนเมตรในปีหน้า

ในรายงานประจำปีที่เพิ่งเปิดตัว Deyin Liu ประธาน TSMC และ CEO Chieh-Jia Wei ได้เปิดเผยความคืบหน้าที่เกี่ยวข้องกับกระบวนการ 2nm
ตามจดหมายถึงผู้ถือหุ้น พวกเขาได้เพิ่มความพยายามในการวิจัยและพัฒนาในปีที่แล้ว โดยทำงานเกี่ยวกับเทคโนโลยี โดยเฉพาะกระบวนการ 2 นาโนเมตร โดยใช้เงินไป 5.47 พันล้านดอลลาร์ในการวิจัยและพัฒนาเพื่อขยายความเป็นผู้นำด้านเทคโนโลยีและความแตกต่าง
สำหรับกระบวนการ 2 นาโนเมตร TSMC จะใช้โครงสร้างทรานซิสเตอร์แบบแผ่นนาโนที่ปรับปรุงประสิทธิภาพและประหยัดพลังงาน เมื่อเทียบกับกระบวนการ N3E กระบวนการ 2nm จะเพิ่มความเร็ว 10%-15% ที่การใช้พลังงานเท่าเดิม หรือลดการใช้พลังงานลง 25%-30% ที่ความเร็วเดียวกัน เพื่อตอบสนองความต้องการที่เพิ่มขึ้นสำหรับการประมวลผลแบบประหยัดพลังงาน
ปัจจุบัน การพัฒนากระบวนการ 2 นาโนเมตรกำลังดำเนินไปตามแผน โดยมีการผลิตนำร่องที่มีความเสี่ยงในปี 2567 และการผลิตจำนวนมากในปี 2568